- Aeronautics Space & Defence
Ingénieur Conception ASIC / RTL (H/F)
- CDI
- Paris Region
- Offer published on
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About us 🧐
Who we are
AWAKE Group accelerates environmental and responsible innovations in industry. 🌱
AWAKE Group is :
- on the one hand, INNOVATEAM, a key player in engineering consulting
- on the other, AWAKE, our expertise in projects with high environmental and responsible added value, which is being deployed in Belgium and France. 🇫🇷🇧🇪
Job description
As engineers, we help shape the world by participating in major technological breakthroughs, revolutionizing the following sectors:
🚆Smart Mobility ☀️New Energy & Infrastructure 💻Connectivity & Data 🔬Healthcare 🌎Defence & Space
From this responsibility comes another 👉 to take responsibility at our own level for the impact of progress on our planet, and to act to limit its undesirable effects.
AWAKE Group is a young, dynamic and committed team! Your future employees are great (the proof: we've been HappyIndex@AtWork accredited for 10 consecutive years!) 🤩
Nous sommes à la recherche d’un Ingénieur Conception ASIC / RTL (H/F) pour l’un de nos partenaires dans les Yvelines.
Missions
Vous intervenez en support des équipes ASIC sur les phases suivantes :
Conception & Spécifications
-
Analyse des besoins et participation à la rédaction des spécifications bloc/IP.
-
Définition de l’architecture RTL en collaboration avec les ingénieurs seniors.
Développement RTL
-
Codage RTL en Verilog / VHDL
-
Intégration et adaptation de blocs complexes liés à des protocoles haut débit (Ethernet, PCIe, mémoire).
Debug & Validation
-
Débug RTL sur blocs complexes.
-
Vérification fonctionnelle : environnement UVM, simulations, mise au point.
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Participation aux revues techniques.
Backend / Industrialisation
-
Support aux équipes de synthesis et place & route (Cadence, Synopsys).
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Analyse des timing reports et optimisations.
Environnement technique
-
Technologies de fabrication : TSMC (un plus)
-
Outils : Cadence, Synopsys, environnements UVM, FPGA (pour prototypage si nécessaire)
Profile required
- Minimum 3 ans d’expérience en développement RTL (ASIC ou FPGA avancé).
-
Maîtrise du RTL (Verilog ou VHDL) et des environnements FPGA (pipeline compatible ASIC).
-
Connaissance et pratique de protocoles complexes :
-
Ethernet
-
PCI Express
-
Mémoire DDR / autres mémoires haut débit
-
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Expérience en vérification RTL / UVM (simulations, debug).
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Premières notions ou pratique de synthèse et place & route (Cadence, Synopsys).
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Capacité à monter rapidement en compétence sur un environnement ASIC complexe.
-
Expérience directe en conception ASIC (fortement appréciée).
-
Connaissance d’un environnement TSMC.
-
Expérience sur des blocs IP haut débit ou de haute complexité.
-
Autonomie et proactivité.
-
Rigoureux, méthodique et orienté livraison.
-
Capacité à s’intégrer rapidement dans une équipe en phase critique de projet.
-
Goût pour le debug, la compréhension fine du matériel et la résolution de problèmes complexes.
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